在摩尔定律逼近物理极限的当下，全球半导体行业正苦苦寻找破局之法。近日，科技巨头IBM交出了一份极具颠覆性的答卷：他们成功研发出一款新型原型芯片，在指甲盖大小的面积上集成了约1000亿个晶体管，其密度达到了该公司2021年发布的尖端技术的两倍。这一突破不仅为未来计算性能的跃升指明了方向，更有望为陷入瓶颈的芯片产业续写至少十到十五年的发展蓝图。
半个多世纪以来，半导体行业的飞速发展一直仰仗着摩尔定律的黄金法则：通过不断缩小晶体管这一执行计算任务的基础微型开关的尺寸，将更多晶体管塞进同一块芯片中，从而实现计算能力的指数级增长。然而，在过去十五年间，晶体管的尺寸已缩减至仅几十纳米的级别，悄然逼近了量子力学效应开始干扰其正常运作的物理红线。当微观世界的物理规律成为不可逾越的屏障，晶体管的平面微缩之路已然走到了尽头。
面对这一行业困境，工程师们将目光投向了一个城市规划中司空见惯的策略——向空中要地，即“垂直堆叠”。IBM在周四正式宣布了采用这一战略的最新成果。该新型架构被命名为“纳米堆叠”，其核心创新在于打破了传统的平面布局，将晶体管在硅芯片上分两层进行垂直堆叠。IBM研究部总监Jay Gambetta在周二的新闻发布会上强调：“这绝非一次微小的渐进式改良，而是具有深远意义的重大飞跃。”他预测，在未来十年内，采用纳米堆叠技术的芯片将在数据中心得到广泛应用，其卓越的能效表现将极大助力这些能耗巨大的基础设施更好地管控电力消耗。
权威技术分析机构TechInsights的副总裁Dan Hutcheson对这一突破给予了极高评价。他直言不讳地指出：“这绝对是变革性的，它为半导体技术的发展路线图又续写了十到十五年的寿命。”根据IBM公布的测试数据，与此前最先进的架构相比，采用纳米堆叠技术制造的芯片在相同时间内的计算吞吐量最高可提升50%，而能耗效率更是惊人地提升了多达70%。在当前全球算力需求激增与碳中和目标双重叠加的大背景下，这一能效的飞跃无疑具有不可估量的商业与社会价值。
探究其技术内核，IBM的新型芯片宛如一块精密的“多层蛋糕”。工程师们首先在底层硅材料上制造出第一层晶体管，随后在其上方覆盖一层硅材料，并直接在这层新材料上继续制造第二层晶体管，最后再构建连接上下两层的电气互连通路。伊利诺伊大学厄巴纳-香槟分校的材料科学与工程教授Qing Cao解释道，这种将两种不同类型晶体管垂直结合的架构，在半导体学界被称为互补场效应晶体管（CFET）。
事实上，CFET并非IBM独家的秘方。当前全球最大的芯片制造商——英特尔、三星和台积电（TSMC），以及比利时知名微电子研究中心Imec，均在积极探索CFET技术。但IBM的设计拥有一个关键的差异化优势：错位排列。在IBM的纳米堆叠架构中，上层晶体管并未直接叠放在下层晶体管的正上方，而是采用了交错式的排列方式。IBM宣称，这种错位设计不仅简化了层间布线的复杂度，还带来了其他性能上的增益。
这种一体化的逐层构建方式，与当前市面上另一种主流的三维芯片技术路径形成了鲜明对比。Qing Cao教授指出，例如AMD的3D V-Cache以及华为即将推出的LogicFolding技术，采用的是将两层晶体管分别独立制造后再进行物理键合的封装方式。相比之下，IBM的新方法能够实现上下两层更为精准的对齐。考虑到当前晶体管尺寸已然小到极致，这种纳米级的精准对齐对于保障芯片整体性能具有决定性意义。
从技术演进脉络来看，纳米堆叠架构是建立在当前主流的纳米片技术之上的进一步深化。晶体管的工作原理犹如一根输送电子的水管，内部设有一个可以开合流量的阀门。电子在晶体管内穿梭的区域被称为通道。在IBM的纳米堆叠设计中，通道由三层纳米片构成，每层厚度仅约15个原子，层间间距为9纳米。遵循半导体行业长期以来的命名惯例，IBM将其纳米堆叠技术称为“亚纳米”或“0.7纳米”节点。然而，正如Cao教授所澄清的那样，“0.7纳米”本质上是一个市场营销术语，并不代表芯片上任何真实的物理尺寸特征。事实上，晶体管间的物理间距已经长期停留在约40纳米的水平。
在商业模式上，IBM并不打算亲自下场制造这些芯片。该架构提供了一种通用的晶体管布局范式，IBM将选择与专业的半导体制造商开展合作，由后者负责实际的晶圆生产。IBM预期，芯片设计师将把这一创新架构广泛应用于各类处理器中，包括图形处理器（GPU）和中央处理器（CPU）。IBM全球半导体研发副总裁Huiming Bu在发布会上表示：“我期待能与众多设计师展开深入探讨，探索他们如何能够充分利用这项技术。”
展望未来，通过增加堆叠的层数来进一步提升晶体管密度，无疑是极具诱惑力的演进方向。然而，从实验室走向大规模量产，依然横亘着诸多工程挑战。首当其冲的便是良率问题。制造过程不可避免地会引入误差，导致部分芯片出厂即存在缺陷。Cao教授警示道：“在垂直堆叠架构中，你在底层之上又构建了一个新层。这意味着，一旦上层或下层中的任何一方出现故障，整颗芯片都将报废。”相较于单层芯片，这种叠加式的失败率攀升，将直接转化为高昂的生产成本，对商业可行性构成严峻考验。
另一项核心挑战则被Cao教授称为“热预算”难题。简而言之，工程师必须在构建上层结构时，确保不会因高温而熔毁下层已建好的电气连接。这就要求制造过程的温度必须严格控制在400摄氏度以下。IBM成功攻克了在足够低的温度下制造第二层晶体管的工艺难关，但对具体的技术细节三缄其口。学术界也在积极寻求破局之道。以Cao教授的研究团队为例，他们已开发出一种类似IBM的逐层堆叠方法，能在200摄氏度以下的极低温度中完成第二层的制造。其秘诀在于采用了一种名为“无结场效应晶体管”的新型器件，该器件无需经历传统的“掺杂”工艺——即向硅中注入非硅原子以调节材料特性的高温步骤。Cao认为，从热管理的视角审视，这种无掺杂方案在向更多堆叠层数扩展时可能更具优势，尽管目前这仍停留在原理验证阶段。
尽管量产之路依然漫长且充满变数，但Cao教授依然高度认可IBM此次贡献的里程碑意义。他认为，这项工作的真正“变革性”在于，它首次在一条最先进的制造产线上，于完整的晶圆层面展示了晶体管堆叠的可行性。这不仅将整个行业向前推进了一大步，更留下了一个引人深思的悬念：“我真正感兴趣的是，这项技术的杀手级应用究竟会是什么？”在算力饥渴的时代，IBM的纳米堆叠芯片无疑为下一次技术革命点燃了新的火种，而它将如何在数据中心、人工智能和边缘计算等广阔舞台上大放异彩，全行业正拭目以待。
